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Vivado DRC（设计规则检查）概述

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标签：Xilinx Vivado DRC 设计规则检查设计约束 methodology_checks FPGA开发工具通信

简介：通过本视频了解Vivado 2013.3中的DRC（设计规则检查），以及如何在设计约束中检查问题；如何识别出性能瓶颈以及“methodology_checks 和 timing_checks两个命令的使用方法。

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